Dual DDR zero delay buffer

特長

  • High performance, low jitter zero delay buffer
  • I2C for functional and output control
  • Dual bank 1-6 differential clock distribution
  • 2 separate feedback in & out for input to output
  • Synchronization for each bank
  • Supports up to 4 DDR DIMMs
  • Supports up to 533MHz (DDRII 1066)

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発注型名 Part Status Pkg. Type Lead Count (#) Temp. Grade Pb (Lead) Free Carrier Type 購入/サンプル
Obsolete SSOP 48 C はい Tube
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Obsolete SSOP 48 C はい Reel
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タイトル 他の言語 分類 形式 サイズ 日付
アプリケーションノート、ホワイトペーパー
AN-828 Termination - LVPECL アプリケーションノート PDF 322 KB
AN-844 Termination - AC Coupling Clock Receivers アプリケーションノート PDF 170 KB
AN-842 Thermal Considerations in Package Design and Selection アプリケーションノート PDF 495 KB
AN-840 Jitter Specifications for Timing Signals アプリケーションノート PDF 442 KB
AN-834 Hot-Swap Recommendations アプリケーションノート PDF 153 KB
AN-827 Application Relevance of Clock Jitter アプリケーションノート PDF 1.15 MB
AN-815 Understanding Jitter Units アプリケーションノート PDF 565 KB
AN-805 Recommended Ferrite Beads アプリケーションノート PDF 121 KB
PCN / PDN
PDN# : K-13-01R2 PRODUCT DISCONTINUANCE NOTICE 製品中止通知 PDF 125 KB
PCN# : TB1303-02 Change of Tape & Reel Packing Method for Selective Products 製品変更通知 PDF 361 KB
PDN# : K-13-01R1 PRODUCT DISCONTINUANCE NOTICE 製品中止通知 PDF 125 KB
PDN# : K-13-01 PRODUCT DISCONTINUANCE NOTICE 製品中止通知 PDF 122 KB
その他資料
IDT Clock Distribution Overview (Japanese) English 概要 PDF 7.79 MB
PC Clocks Contact Info その他 PDF 62 KB