NOTICE - The following device(s) are recommended alternatives:

The 5T9050 2.5V single data rate (SDR) clock buffer is a single-ended input to five single-ended outputs buffer built on advanced metal CMOS technology. The SDR clock buffer fanout from a single input to five single-ended outputs reduces the loading on the preceding driver and provides an efficient clock distribution network. Multiple power and grounds reduce noise.

特長

  • Optimized for 2.5V LVTTL
  • Guaranteed Low Skew < 25ps (max)
  • Very low duty cycle distortion < 300 (max)
  • High speed propagation delay < 1.8ns. (max)
  • Up to 200MHz operation
  • Very low CMOS power levels
  • Hot insertable and over-voltage tolerant inputs
  • 1:5 fanout buffer
  • 2.5V VDD
  • Available in TSSOP package

製品選択

発注型名 Part Status Pkg. Type Lead Count (#) Temp. Grade Pb (Lead) Free Carrier Type 購入/サンプル
Obsolete TSSOP 28 I はい Tube
Availability
Obsolete TSSOP 28 I はい Reel
Availability

ドキュメント&ダウンロード

タイトル 他の言語 分類 形式 サイズ 日付
データシート
5T9050 Datasheet データシート PDF 265 KB
アプリケーションノート、ホワイトペーパー
AN-828 Termination - LVPECL アプリケーションノート PDF 322 KB
AN-845 Termination - LVCMOS アプリケーションノート PDF 146 KB
AN-844 Termination - AC Coupling Clock Receivers アプリケーションノート PDF 170 KB
AN-842 Thermal Considerations in Package Design and Selection アプリケーションノート PDF 495 KB
AN-840 Jitter Specifications for Timing Signals アプリケーションノート PDF 442 KB
AN-834 Hot-Swap Recommendations アプリケーションノート PDF 153 KB
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AN-827 Application Relevance of Clock Jitter アプリケーションノート PDF 1.15 MB
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AN-805 Recommended Ferrite Beads アプリケーションノート PDF 121 KB
PCN / PDN
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Downloads
5T9050 IBIS Model モデル-IBIS ZIP 8 KB
その他資料
Timing Solutions Products Overview 概要 PDF 4.11 MB
IDT Clock Generation Overview (Japanese) English 概要 PDF 2.19 MB
IDT Clock Distribution Overview (Japanese) English 概要 PDF 7.79 MB